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3并行匹配滤波器 文献［2］提及了并行匹配滤波器的结构，如图3所示，将周期为L的本地码分成K段，每段长M=L/K，图3中K=4，M=256，共4路。不难看出，由于将本地码分成了多组，每路匹配滤波器输出值大于门限时都可以认为捕获成功，所以该种结构的滤波器的平均捕获时间为： 3/2(1/4L)TC =3/8LTC，是传统匹配滤波器的1/K。因此这种并行结构的匹配滤波器具有捕获时间短的优点，但是由于将本地码分成若干段，所以这种结构的滤波器抗干扰能力有所降低，文献［3］提及的将并行匹配滤波器增加参考支路用于信道估计，有助于提高其抗干扰能力。 
4折叠匹配滤波器 折叠滤波器的结构如图4所示。如果滤波器的时钟频率是K倍的采样数据速率 ，对于一个256的本地码序列这种折叠滤波器只需要256/K=64个抽头，这里K=4。每4个时钟周 期送入一个采样数据。在折叠滤波器中码字必须以折叠的形式存放，在第一个时钟周期a0…a 63被送入64个抽头单元中，同时a0加法器中注入一个0，第一个时钟结束时加法器的结构送入保持寄存器。第二个 时钟周期a64…a127被送入64个抽头单元当中，a64加法器的送入来自保持寄存器，第二个时钟周期结束时加法器的结果送入保持寄存器；接下来的两个时钟周期的情况与此类似，第四个时钟周期 结束时结构送入捕获寄存器。可以看出这种折叠滤波器复用了加法器，在保证平均捕获时间与传统串行匹配滤波器相同的条件下，大大节省了加法器网络所占用的资源，图4结构所占用的资源=256/4［8（16 b 加减法器）+9（延时单元）+1（本地码存储单元）］ +30（控制单元）=1 182 slices，与传统匹配滤波器相比节约了大概2/3的资源。 
进一步提高时钟频率可以使资源利用率更低，但是对于硬件设计来说时钟频率的提高使得设计的难度加大，所以在采用折叠滤波器的情况下要综合考虑信息速率，过采样率和硬件所能够支持的时钟频率，使得在硬件所能达到性能条件下，最大限度地降低资源利用率 。 5基于多项分解的匹配滤波器 在FIR滤波器中，转移函数为： 
L为滤波器长度，可以将滤波器的冲击响应分成D组，
对接收信号进行M倍过采样［4］时，在本地码相应位置插0，即：
于是可以得到如图5所示的滤波器网络结构图。
这里M=4，D=16，将本地序列的首位定义为h（1023），末位定义为h（3 ），实现结构如图6所示。在16倍时钟速率下采用循环存储的方法，输入采样数据送入RA M1，16个子滤波器输出送入RAM2，第一个时钟周期读入RAM1中地址0处的数据，h（63）h（3）送入抽 头单元，加法器结果送入琐存单元，同时将保持寄存器1中的结果送入RAM2中的0地址单元。第二个时钟周期读入RAM1中地址为64处的数据，h（127）h（67）送入抽头单元，加法器结果移入锁存器，同时将保持寄存器2中的数据送入RAM2中地址为1的单元。后面14个时钟周期做法类似，在第16个时钟周期结束的时候，所有锁存器的结果送入保持寄存器，同时清0。RAM2中 的数据以地址为17的间隔输出，送入加法器，每16个数据的和为滤波器的输出。从图6中我们可以看到，滤波器的抽头数目和分组的多少有关，由于加法器分时复用，所以分组越多，所用的资源越少。同时由于不需要延时单元，所以大大减少了对延时寄存器的占用。资源占用数目比折叠匹配滤波器还少。但是我们也可以看到，这种结构的滤波器对时钟的要求较高，在设计的时候必须考虑硬件所能支持的最高时钟频率，同时该结构的设计复杂度较大,由于要预先对数据进行存储，捕获时间相对较长。 () | 
