基于FPGA的线阵CCD数据采集系统

系统硬件设计

硬件平台结构见图1。系统中的UART和SDRAM Controller是Sopc Builder内建的IP核库中的IP模块，通过Avalon Bus 和Nios Ⅱ CPU相连。SoPC Builder能自动产生每个模块的HDL文件，同时自动产生一些必要的仲裁逻辑来协调Avalon Bus 上各功能模块的工作，Nios Ⅱ CPU是系统的核心，协调CCD驱动电路，A/D采样控制电路之间的工作时序，完成数据采集、存储和数据传输，SDRAM作为数据缓存器，软件程序和配置文件存储在外扩的Flash中，系统通过RS232接口和计算机相连，接收计算机的控制命令。CCD工作时要求驱动脉冲的副值在11V以上（典型值为12V），因此，CCD模块包含一个电平转换电路，将FPGA输出的电平转换成12V。

驱动电路设计

FPGA具有集成度高，快速快、可靠性好及硬件电路易于编程等特点，非常适合驱动电路的设计，CCD驱动电路和A/D采样控制电路在Quratus Ⅱ软件中编程实现，产生CCD和ACD所需的工作时序。

CCD驱动电路设计

TCD103D是一种高灵敏度、低暗电流、2592像元的二相线阵CCD图像传感器，分辨率为11μm，它在4路驱动信号作用下输出OS和DOS信号，正常工作时先输出64个哑元信号，然后连续输出S1－S2592有效像素单元信号。S2592信号输出后，又输出28个哑元信号，以后便是空驱动。DOS是补偿输出信号，4路驱动信号分别是转移信号SH、两相时钟信号φ1，φ2和复位信号RS。SH的周期就是器件的光积分时间。

复位脉冲RS的产生

RS是使输出扩散二极管复位的复位管控制脉冲，复位一次输出一个信号，脉冲占空比为1：3，典型频率为1MHz。RS由U1单元产生，如图2所示，单元内两个D触发器构成一个环形计数器，CLK为4MHz的时钟脉冲，经分频输出两个1MHz，相差90°的方波脉冲Q0和Q1，将这两路脉冲经或非门输出，即可形成RS脉冲，除RS脉冲外，U1单元还产生fai_base脉冲和AD_CLK脉冲，前者频率为0.5MHz，占空比为1：1，用于产生时钟脉冲信号，AD_CLK是ADC的采样时钟信号，频率为1MHz。

时钟脉冲φ1和φ2的产生

时钟脉冲φ1、φ2的典型频率为0.5MHz，相位相差180°，为避免MOS电容中的信号电荷包向上/下2列模块移位寄存器的电极转移不完全的情况发生，要求φ1、φ2在并行转移时有一个大于SH＝1持续时间的宽脉冲，在图3所示的电路中（图中φ1、φ2分别用fai1、fai2表示），cnt12b是一个异步清零的加法计数器，当计数值至少大于1341（计数值由光积分时间决定），p1输出高电平，开启dec4b。dec4Bb是一个异步清零的减法计数器，输出为1100时，立即产生异步清零信号，将两个计数器全部清零，同时生成φ1、φ2所需的宽脉冲。

转移脉冲SH的产生

SH是使MOS电容中的信号电荷转移到移位寄存器中的转移栅控制脉冲，如图3所示，dec4b的q3产生的宽脉冲经过一个下降沿触发的DFF，波形滞后q3半个CLK周期，两个信号作与运算，即产生SH脉冲。

EN是驱动电路的使能信号，EN为高电平时，电路工作。

A/D采样控制时序的产生

TLC876以多极流水线结构原理设计而成，在每一个采样时钟的上升沿都启动一次采样，完成一次采样，但从模拟值采样到10位数字量输出有5个时钟周期的延迟。

采样时钟AD_CLK由U1单元产生，频率为1MHz，采样控制电路的作用是协调CCD和TLC876之间的工作时序，CCD正常工作时前后各有64和28个哑元信号，这92个哑元信号在A/D转换时不需要采样，但是，因为输出信号有5个周期的延迟，实际应采2597个点，采样控制单元的主要功能是：使能信号ENABLE有效后,模块等待当前的积分周期结束，并在下一个积分周期开始时对前64个哑元信号进行计数，等64个信号全部移出后启动采样时钟，ADC在AD_CLH控制下连续对信号进行采样和输出。

数据采集系统设计

Nios Ⅱ CPU是系统的核心，协调各模块之间的工作，实现数据采集功能，当计算机发出控制信号时，微处理器启动CCD驱动电路和A/D采样控制电路，CCD在驱动时序控制下将堆积的电荷导出并开始新的积分周期，A/D采样控制电路等待当前积分周期结束后产生TLC876的采样时钟AD_CLK，AD_CLK和Nios Ⅱ CPU的一个I/O相连，该I/O口定制时设置成边沿中断，因此，在每个AD_CLK的上升沿启动一次采样的同时产生一次中断，通知CPU读取转换好的数据，CPU将读取的数据暂存在SDRAM中,一次数据采集完成后，由微处理器将采样控制器中的计数器清零开关闭采样控制单元和CCD驱动电路，。这部分采用C语言在Nios Ⅱ的集成开发环境（IDE）中实现，软件流程如图4所示。